物聯網(IoT)、大數據(big data)和人工智慧(AI)正在推動半導體產業的新一輪成長;然而,儘管對晶片創新的需求從未如此強烈,傳統摩爾定律(Moore’s Law)的2D製程微縮步伐正在趨緩。
每一代晶片的微縮都需要花費更長的時間與更高成本,隨著晶片製造商和系統業者在功率(Power)、效能(Performance)、單位面積成本(Area-Cost)及上市時間(Time-to Market)──應材(Applied Materials)稱之為PPACt──方面不斷推動改進,促使人們對於新設計與製造典範的需求,。
封裝技術成為產品差異化關鍵
數十年來,半導體PPACt技術藍圖一直是透過2D平面製程微縮和單晶半導體整合實現的,以一定的節奏進行。在這段期間,半導體封裝技術通常被視為該產業中低價值、商品化的部分,主要功能是保護裸晶並將之連接到印刷電路板(PCB),然後在PCB上完成各晶片和模組之間的電源和訊號連結。
隨著運算從PC發展至行動裝置,如今又進入AI時代,封裝技術扮演的角色發生劇烈變化。今日的先進封裝技術支援異質(heterogeneous)設計和整合,提供了一種替代方法來延續與傳統摩爾定律2D微縮相關的PPACt優勢。世界領先的晶片和系統公司,都在採用這種實現摩爾定律的新方法,視之為競爭必備。
異質方法可以讓工程師將大型設計分解為更小的小晶片(Chiplet),然後在單個封裝中將這些Chiplet連結起來,實現PPACt的改善。將小晶片組合在一起的一種方法是使用矽穿孔(through-silicon vias,TSV)實現3D堆疊。類似於TSV的3D互連可以比傳統繞線短得多,從而有利於實現更低的功耗和更高的I/O密度。
舉例來說,與傳統凸塊到PCB (bump-to-PCB)連結相較,TSV可將I/O密度提高約100倍,並將每位元傳輸能耗(energy-per-bit transfer)降低約15倍,具體數值取決於架構和工作負載,因此可以實現高能效的3D晶片堆疊。讓邏輯電路和記憶體靠更近,還可進一步提升性能。
成本的降低則是透過兩種方法:較小的裸晶通常良率也較高,而先進節點晶圓片通常比採用舊節點的晶圓片更昂貴,這意味著工程師可以將性能關鍵的裸晶與其他Chiplet混搭,從而實現較低的混合成本。隨著經驗證的IP Chiplet更快的整合,上市時間也可以顯著縮短。
資料來源:EETimes